Test - VHDL

Inhalt

Reproduktion (VHDL Grundlagen)

  • entity, architecture
  • signals und die Typen std_ulogic, std_ulogic_vector, unsigned und integer
  • process und concurrent statments

Transfer (Aufbau von Designs)

  • Kombinatorische Elemente: Addierer, Multiplexer, Vergleicher, usw.
  • Sequentielle Elemente: Flip Flops mit/ohne Enable
  • Analogie zwischen Schaltung und VHDL Modell

Reflexion (Analyse von Designs)

  • Ermittlung der Anzahl an verwendeten Flip Flops
  • Verbesserungen des kritischen Pfads

Testablauf

  • am Computer, 2 Stunden (Durchführung als Übungsprojekt, nicht als Test)
  • ca. 30 Punkte

Frühere Tests